Soft Errors in Modern Electronic Systems describes the state-of-the-art developments and open issues in the field of soft errors. Irradiation measurements demonstrated the correct design and successful implementation of the SPS cell. The measurement results presented in this thesis prove the correct functionality of DMR and SPS circuits, as well as the high fault-tolerance of the implemented ASICs along with moderate overhead with respect to power consumption and occupied silicon area. The proposed design methodology was applied to an innovative space craft area network (SCAN) central processor unit, known as middleware switch processor. The moments of fault occurrence and their durations are modeled according to the real effects in actual hardware. In order to validate the resulting fault-tolerant circuits a fault-injection environment with carefully designed fault models was developed. Within the standard ASIC design flow enhancements were made in order to incorporate redundancy and SPS cells and, consequently, enable protection against SEU, SET, and SEL. Redundant circuits combined with SEL power switches (SPS) are the basis for a design methodology which achieves this goal. The work described in this thesis presents a design methodology for a fully fault-tolerant ASIC that is immune to single event upset effects (SEU) in sequential logic, single event transient effects (SET) in combinatorial logic, and single event latchup effects (SEL). The sensitivity of application-specific integrated circuits (ASICs) to single event effects (SEE) can lead to failures of subsystems which are exposed to increased radiation levels in space and on the ground. Ce détecteur permet la détection simultanée d’attaques photoélectriques et d’attaques thermiques qui peuvent viser les circuits intégrés. Pour ce faire, des injections de fautes Laser ont été effectuées afin d’évaluer l’intégrité des données stockées.Suite aux observations des expérimentations réalisées sur ces mémoires de type STT-MRAM perpendiculaires, un nouveau capteur d’attaques physiques basé sur cette technologie mémoire a été proposé, le DDHP.
Pour cela, la conception d’un algorithme de cryptographie légère hybride CMOS/STT-MRAM basé sur le chiffrement PRESENT a été réalisée.Ainsi, la première étude menée a consisté à étudier la robustesse de jonctions mémoires STT-MRAMs unitaires face aux attaques physiques de type perturbation, avant leur intégration dans le chiffrement. Ces architectures innovantes doivent permettre le développement d’applications faible consommation visant la sécurité des objets connectés. Toutefois, cet engouement récent pour les objets connectés pousse souvent les fabricants à précipiter la mise sur le marché de leurs produits, parfois au détriment de la sécurité.Dans le cadre des travaux entrepris lors de cette thèse, nous nous sommes particulièrement intéressés aux atouts et inconvénients que peut apporter l’hybridation de la technologie CMOS avec la technologie mémoire non-volatile émergente STT-MRAM. Cette expansion s'accompagne du renforcement des besoins et contraintes des circuits intégrés : une consommation faible et une surface silicium maîtrisée. Cette dernière décennie a été le théâtre du développement rapide de l'Internet des Objets.
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